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陈小湾
求职意向
工作经历
XXX科技是专注高速通信与视频处理设备研发的科技公司，团队规模约XXX人，核心业务是为安防监控与工业检测领域提供嵌入式硬件解决方案，产品服务于超过XXX家行业客户，与多家主流芯片原厂建立技术合作。
工作概述：
1.架构设计：依据产品功能和性能指标进行FPGA方案选型，完成关键模块划分；评估不同芯片资源与成本，制定详细设计文档和接口协议，确保方案可落地，通过早期仿真规避架构缺陷，将后期重大设计变更减少XXX%。
2.逻辑开发：负责图像预处理与协议转换等核心模块的RTL代码编写，使用Verilog/SystemVerilog语言实现算法；严格遵循代码规范，采用模块化设计便于复用和验证，完成关键路径时序分析，保障一次流片成功率。
3.时序优化：针对高速接口和复杂数据处理路径的时序违例问题，分析关键路径逻辑；通过流水线分割、寄存器平衡和约束调整等方法进行优化，在XXX MHz目标频率下实现时序收敛，系统稳定运行功耗降低XXX%。
4.仿真验证：搭建基于UVM的模块级和系统级验证平台，编写随机化测试用例；追踪功能覆盖率和代码覆盖率，定位并修复设计中XXX个潜在缺陷，将芯片回片后硬件调试周期缩短XXX天。
5.板级调试：参与硬件板卡调试，使用示波器和逻辑分析仪抓取信号；配合硬件工程师定位并解决信号完整性与电源完整性问题，编写自动化测试脚本提升测试效率XXX%。
6.代码重构：对历史项目中冗余和可读性差的代码进行重构，提取公共功能形成IP核；建立团队内部代码评审机制与归档库，推动代码复用率提升XXX%，新成员上手时间减少XXX%。
7.技术预研：跟踪行业新技术与新器件，针对下一代产品的图像AI加速需求，评估基于FPGA的CNN inference方案；完成原型验证并输出技术报告，为产品线技术选型提供决策依据。
工作业绩：
1.主导完成X款主流产品的FPGA逻辑开发与交付，支撑公司核心产品线迭代，累计出货量超XXX万台。
2.设计的图像处理架构将处理延迟从XXX毫秒优化至XXX毫秒，满足客户对实时性的严苛要求。
3.通过仿真验证与代码质量提升，负责模块的FPGA版本一次成功率长期保持在XXX%以上。
4.主导重构的XXX个通用IP核被多个项目采用，平均为每个新项目节省XXX人/天的开发工作量。
5.解决高速SerDes接口的误码率问题，使产品在极端温度下的稳定性达标率提升至XXX%。
6.完成AI加速预研，推动公司启动基于FPGA+ARM的智能相机项目，获得XXX万研发预算支持。
主动离职，希望有更多的工作挑战和涨薪机会。
项目经历
公司为高端指挥调度中心打造的核心设备项目，需实现多路4K@60Hz视频信号的实时接入、拼接与输出。原有方案采用多颗通用处理器，存在处理延迟高、拼接缝明显、功耗大的问题，无法满足客户对无缝显示与低延迟的诉求，成为竞标关键项目的技术瓶颈。
项目职责：
1.负责核心拼接算法FPGA实现：设计并实现视频帧缓存管理、像素级对齐与融合算法，采用DDR多通道交织访问技术提升带宽利用率，解决多路视频同步与亚像素级拼接的难题。
2.主导高速视频接口开发：负责HDMI
2.0 RX/TX IP核的集成与调试，实现视频流无损透传与格式转换，设计自适应均衡参数调整流程，保障长距离传输稳定性。
3.进行系统级功耗与性能优化：分析各模块资源与功耗占比，对高功耗模块进行时钟门控与逻辑优化，平衡处理流水线深度与资源消耗，在保证XXX MHz工作频率下将整板FPGA功耗降低XXX%。
4.搭建模块自动化验证环境：构建基于MATLAB和C模型的算法参考模型，与RTL实现进行数据比对验证，编写覆盖关键场景的随机测试向量，确保功能正确性。
项目业绩：
1.成功实现XX路4K视频实时无缝拼接，整屏处理延迟低于XXX毫秒，关键指标达到行业领先水平。
2.FPGA方案相比原通用处理器方案，整机功耗下降XXX%，设备散热与可靠性得到显著改善。
3.项目助力公司成功中标XXX个省级重点项目，带来合同金额超XXX万元。
4.项目中开发的视频处理IP核与验证方法被后续3个产品项目复用，平均缩短项目周期XXX%。
教育背景
GPA X.XX/X.X（专业前XX%），主修数字电路与系统、信号处理核心课程，熟练掌握Verilog HDL硬件描述语言与Vivado开发工具。参与基于FPGA的图像实时处理系统课程设计，在团队中负责Sobel边缘检测算法硬件加速模块开发，完成从算法仿真到板级验证的全流程，设计系统最高工作频率达到XXX MHz。
自我评价
培训经历
2022年获得该认证，系统掌握了Vivado高级设计技术与UltraFast方法论。将时序约束、设计收敛与分析技术应用于多个高速项目，有效解决了跨时钟域与高速接口的时序难题。输出的《高速FPGA设计实战指南》在团队内部广泛使用，指导新人规避常见设计陷阱，提升了整体设计质量与效率。
高级FPGA开发细致简历模板
778人使用适用人群: #FPGA开发 #高级[5-10年]
[基本信息]
姓名：陈小湾
性别：男
年龄：26
学历：本科
婚姻：未婚
年限：4年
面貌：党员
邮箱：xiaowan@gangwan.com
电话：18600001654
[求职意向]
工作性质：全职
应聘职位：FPGA开发
期望城市：北京
期望薪资：8000-10000
求职状态：离职-随时到岗
[工作经历]
北京XX科技有限公司 | FPGA开发
2024-09 - 2025-12
XXX科技是专注高速通信与视频处理设备研发的科技公司，团队规模约XXX人，核心业务是为安防监控与工业检测领域提供嵌入式硬件解决方案，产品服务于超过XXX家行业客户，与多家主流芯片原厂建立技术合作。
工作概述：
1.架构设计：依据产品功能和性能指标进行FPGA方案选型，完成关键模块划分；评估不同芯片资源与成本，制定详细设计文档和接口协议，确保方案可落地，通过早期仿真规避架构缺陷，将后期重大设计变更减少XXX%。
2.逻辑开发：负责图像预处理与协议转换等核心模块的RTL代码编写，使用Verilog/SystemVerilog语言实现算法；严格遵循代码规范，采用模块化设计便于复用和验证，完成关键路径时序分析，保障一次流片成功率。
3.时序优化：针对高速接口和复杂数据处理路径的时序违例问题，分析关键路径逻辑；通过流水线分割、寄存器平衡和约束调整等方法进行优化，在XXX MHz目标频率下实现时序收敛，系统稳定运行功耗降低XXX%。
4.仿真验证：搭建基于UVM的模块级和系统级验证平台，编写随机化测试用例；追踪功能覆盖率和代码覆盖率，定位并修复设计中XXX个潜在缺陷，将芯片回片后硬件调试周期缩短XXX天。
5.板级调试：参与硬件板卡调试，使用示波器和逻辑分析仪抓取信号；配合硬件工程师定位并解决信号完整性与电源完整性问题，编写自动化测试脚本提升测试效率XXX%。
6.代码重构：对历史项目中冗余和可读性差的代码进行重构，提取公共功能形成IP核；建立团队内部代码评审机制与归档库，推动代码复用率提升XXX%，新成员上手时间减少XXX%。
7.技术预研：跟踪行业新技术与新器件，针对下一代产品的图像AI加速需求，评估基于FPGA的CNN inference方案；完成原型验证并输出技术报告，为产品线技术选型提供决策依据。
工作业绩：
1.主导完成X款主流产品的FPGA逻辑开发与交付，支撑公司核心产品线迭代，累计出货量超XXX万台。
2.设计的图像处理架构将处理延迟从XXX毫秒优化至XXX毫秒，满足客户对实时性的严苛要求。
3.通过仿真验证与代码质量提升，负责模块的FPGA版本一次成功率长期保持在XXX%以上。
4.主导重构的XXX个通用IP核被多个项目采用，平均为每个新项目节省XXX人/天的开发工作量。
5.解决高速SerDes接口的误码率问题，使产品在极端温度下的稳定性达标率提升至XXX%。
6.完成AI加速预研，推动公司启动基于FPGA+ARM的智能相机项目，获得XXX万研发预算支持。
[项目经历]
项目名称：4K超高清视频拼接处理器
担任角色：项目负责人
公司为高端指挥调度中心打造的核心设备项目，需实现多路4K@60Hz视频信号的实时接入、拼接与输出。原有方案采用多颗通用处理器，存在处理延迟高、拼接缝明显、功耗大的问题，无法满足客户对无缝显示与低延迟的诉求，成为竞标关键项目的技术瓶颈。
项目业绩：
1.成功实现XX路4K视频实时无缝拼接，整屏处理延迟低于XXX毫秒，关键指标达到行业领先水平。
2.FPGA方案相比原通用处理器方案，整机功耗下降XXX%，设备散热与可靠性得到显著改善。
3.项目助力公司成功中标XXX个省级重点项目，带来合同金额超XXX万元。
4.项目中开发的视频处理IP核与验证方法被后续3个产品项目复用，平均缩短项目周期XXX%。
[教育背景]
哈尔滨工程大学
电子信息工程 | 本科
GPA X.XX/X.X（专业前XX%），主修数字电路与系统、信号处理核心课程，熟练掌握Verilog HDL硬件描述语言与Vivado开发工具。参与基于FPGA的图像实时处理系统课程设计，在团队中负责Sobel边缘检测算法硬件加速模块开发，完成从算法仿真到板级验证的全流程，设计系统最高工作频率达到XXX MHz。