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陈小湾
求职意向
工作经历
XXX科技是一家专注于高性能计算芯片设计的半导体公司，团队规模约XXX人，核心产品为面向服务器和自动驾驶领域的自研处理器芯片，已完成多款从XXnm到XXnm工艺节点的流片，与数家头部系统厂商建立了战略合作关系。
工作概述：
1.DFT方案设计：基于芯片规格和封装测试成本约束，制定从RTL到GDSII的完整DFT方案；主导DFT架构讨论，权衡扫描链、MBIST、边界扫描等不同技术的面积与质量成本；输出详细设计规则文档并与前端后端团队对齐，成功将单颗芯片整体DFT面积开销控制在XX%以内，形成部门DFT设计指南。
2.测试向量生成：负责全芯片ATE测试向量的生成、压缩和验证；使用Tessent工具链建立STA-aware的ATPG流程，应对超深亚微米工艺的时序挑战；开发针对不同故障模型的向量生成脚本，确保动态和静态测试向量的高效转换，将单芯片ATPG向量生成时间缩短XXX%，平均故障覆盖率稳定在X
X.X%以上。
3.ATE测试调试：负责首批工程样片在ATE平台上的调试与特性测试；分析测试向量fail log，定位故障根因，区分设计缺陷、封装问题或ATE硬件限制；与测试工程师合作优化测试程序时序和电压条件，将新芯片的ATE测试bring-up周期从平均X周减少到X周，首硅测试良率提升XX%。
4.低功耗DFT：设计支持芯片多电压域和电源关断模式的低功耗DFT架构；集成IEEE 1687(IJTA
G)网络，实现测试逻辑的灵活访问与控制；为待机模式设计专用测试模式，验证低功耗状态下的电路功能，使芯片在测试模式下的动态功耗降低XXXmW，相关方案应用于后续X款低功耗芯片。
5.良率提升分析：利用ATE测试的大量失效数据，进行初步的良率分析与诊断；与产品工程团队合作，将测试结果映射到物理版图，识别潜在的工艺缺陷或系统性失效模式；为量产测试程序添加针对性的监测向量，协助定位某一批次的特定金属层缺陷，为该工艺节点的早期良率爬坡贡献XXX条有效分析线索。
6.IP集成与验证：负责第三方IP（如PLL、SerDes）的DFT需求对接与集成验证；审核IP供应商提供的测试文档和模型，确保其测试模式与芯片级DFT方案兼容；搭建模块级和芯片级的DFT仿真验证环境，执行带时序的后仿，提前发现X处IP接口的测试协议冲突，避免流片后测试覆盖漏洞。
7.流程与培训：建立并维护部门级DFT设计、验证和交付的自动化流程脚本；编写工具使用指南和常见问题解决方案文档，组织内部技术分享X次；指导X名初级工程师完成模块级DFT插入和验证任务，帮助团队平均项目交付效率提升XXX%。
工作业绩：
1.主导并完成X颗主流工艺（XXnm-XXnm）高性能计算芯片的完整DFT设计与交付，单芯片最高集成度达XXX亿晶体管，测试覆盖率均超过XX%。
2.优化ATE测试向量生成与验证流程，将项目平均DFT实现周期缩短XXX%，向量数据量压缩XX%，直接节省测试机时成本。
3.成功调试并交付X颗芯片的首批工程样片ATE测试方案，将测试程序稳定时间提前XXX天，保障客户样品按时送出。
4.建立低功耗DFT与IJTAG集成方法学，应用于X款量产芯片，测试功耗降低显著，获公司内部技术创新奖。
5.通过测试数据分析协助定位工艺问题，为X个产品项目的良率提升提供关键线索，潜在避免重大经济损失。
6.完成X个重要第三方IP的DFT集成与验证，确保芯片级测试完整性，未发生因IP测试问题导致的流片返工。
7.构建DFT自动化流程框架，产出X份技术文档，培养X名工程师具备独立执行能力，提升团队整体产出。
主动离职，希望有更多的工作挑战和涨薪机会。
项目经历
公司旗舰级通用GPU芯片项目，采用5nm先进工艺，集成度超XXX亿晶体管，包含数千个CPU/GPU核心与高速HBM接口。项目面临巨大DFT挑战：超大规模设计导致ATPG运行时间与向量数据量爆炸性增长；多时钟域与复杂低功耗架构使测试协议异常复杂；高速接口的测试精度要求极高，传统方法难以满足。项目目标是在可控的成本与时间内，实现高于XX%的制造缺陷覆盖率，并确保测试方案支持量产的高效率与高良率分析。
项目职责：
1.负责芯片顶层DFT架构设计与技术选型，确定层次化扫描、分布式MBIST与基于1687的测试访问架构，平衡测试质量、面积与测试时间。
2.主导全芯片ATPG向量生成，构建并行化、分层次的ATPG流程以应对超大规模设计，应用压缩技术将测试向量数据量降低XX%。
3.负责芯片所有高速SerDes PHY与HBM接口的测试方案集成与验证，包括边界扫描、环回与内置测试功能。
4.设计并实现支持数十个电源域的低功耗测试模式，确保测试期间电源序列正确，隔离失效风险。
5.搭建基于UVM的芯片级DFT验证环境，执行带时序门级仿真，验证所有测试模式功能正确，提前发现并修复X处设计缺陷。
项目业绩：
1.成功交付完整DFT方案，芯片最终生产测试平均故障覆盖率达到X
X.X%，满足项目目标。
2.通过架构与流程优化，将ATPG总运行时间从预估的XXX小时缩短至XXX小时，向量数据体积压缩XX%，显著降低ATE存储与加载时间成本。
3.高速接口测试方案一次集成成功，相关测试模式在硅后验证中功能正确，支持了芯片与系统级的快速联调。
4.DFT验证环境提前发现X个可能流片的测试协议缺陷，规避了潜在的测试逃逸风险，保障了首硅质量。
5.项目建立的超大规模芯片DFT方法学成为公司后续先进工艺项目的标准参考流程。
教育背景
GPA X.XX/4.0 (专业前XX%)，主修数字集成电路设计、半导体物理与器件、VLSI测试技术等核心课程。熟练掌握Tessent/Modus/Genus等EDA工具链基础操作，课程设计项目为基于XXX工艺的RISC-V处理器核DFT插入与ATPG向量生成，独立完成从网表到测试协议生成的全流程，实现XX%的固定故障覆盖率，熟悉Linux操作环境与Perl/Tcl脚本编写。
自我评价
培训经历
系统学习了Synopsys Tessent工具链在大型SoC DFT中的高级应用，包括层次化DFT、低功耗测试、基于时序的ATPG以及硅后诊断。将知识应用于5nm GPU芯片项目，优化MBIST插入流程使内存测试时间减少XXX%，应用TestKompress技术将扫描测试数据量压缩XX%，并基于硅后诊断数据协助定位了X类系统性制造缺陷，相关实践被收录入部门知识库。
高级DFT工程师清爽简历模板
438人使用适用人群: #DFT工程师 #高级[5-10年]
[基本信息]
姓名：陈小湾
性别：男
年龄：26
学历：本科
婚姻：未婚
年限：4年
面貌：党员
邮箱：xiaowan@gangwan.com
电话：18600001654
[求职意向]
工作性质：全职
应聘职位：DFT工程师
期望城市：北京
期望薪资：8000-10000
求职状态：离职-随时到岗
[工作经历]
北京XX科技有限公司 | DFT工程师
2024-09 - 2025-12
XXX科技是一家专注于高性能计算芯片设计的半导体公司，团队规模约XXX人，核心产品为面向服务器和自动驾驶领域的自研处理器芯片，已完成多款从XXnm到XXnm工艺节点的流片，与数家头部系统厂商建立了战略合作关系。
工作概述：
1.DFT方案设计：基于芯片规格和封装测试成本约束，制定从RTL到GDSII的完整DFT方案；主导DFT架构讨论，权衡扫描链、MBIST、边界扫描等不同技术的面积与质量成本；输出详细设计规则文档并与前端后端团队对齐，成功将单颗芯片整体DFT面积开销控制在XX%以内，形成部门DFT设计指南。
2.测试向量生成：负责全芯片ATE测试向量的生成、压缩和验证；使用Tessent工具链建立STA-aware的ATPG流程，应对超深亚微米工艺的时序挑战；开发针对不同故障模型的向量生成脚本，确保动态和静态测试向量的高效转换，将单芯片ATPG向量生成时间缩短XXX%，平均故障覆盖率稳定在X
X.X%以上。
3.ATE测试调试：负责首批工程样片在ATE平台上的调试与特性测试；分析测试向量fail log，定位故障根因，区分设计缺陷、封装问题或ATE硬件限制；与测试工程师合作优化测试程序时序和电压条件，将新芯片的ATE测试bring-up周期从平均X周减少到X周，首硅测试良率提升XX%。
4.低功耗DFT：设计支持芯片多电压域和电源关断模式的低功耗DFT架构；集成IEEE 1687(IJTA
G)网络，实现测试逻辑的灵活访问与控制；为待机模式设计专用测试模式，验证低功耗状态下的电路功能，使芯片在测试模式下的动态功耗降低XXXmW，相关方案应用于后续X款低功耗芯片。
5.良率提升分析：利用ATE测试的大量失效数据，进行初步的良率分析与诊断；与产品工程团队合作，将测试结果映射到物理版图，识别潜在的工艺缺陷或系统性失效模式；为量产测试程序添加针对性的监测向量，协助定位某一批次的特定金属层缺陷，为该工艺节点的早期良率爬坡贡献XXX条有效分析线索。
6.IP集成与验证：负责第三方IP（如PLL、SerDes）的DFT需求对接与集成验证；审核IP供应商提供的测试文档和模型，确保其测试模式与芯片级DFT方案兼容；搭建模块级和芯片级的DFT仿真验证环境，执行带时序的后仿，提前发现X处IP接口的测试协议冲突，避免流片后测试覆盖漏洞。
7.流程与培训：建立并维护部门级DFT设计、验证和交付的自动化流程脚本；编写工具使用指南和常见问题解决方案文档，组织内部技术分享X次；指导X名初级工程师完成模块级DFT插入和验证任务，帮助团队平均项目交付效率提升XXX%。
工作业绩：
1.主导并完成X颗主流工艺（XXnm-XXnm）高性能计算芯片的完整DFT设计与交付，单芯片最高集成度达XXX亿晶体管，测试覆盖率均超过XX%。
2.优化ATE测试向量生成与验证流程，将项目平均DFT实现周期缩短XXX%，向量数据量压缩XX%，直接节省测试机时成本。
3.成功调试并交付X颗芯片的首批工程样片ATE测试方案，将测试程序稳定时间提前XXX天，保障客户样品按时送出。
4.建立低功耗DFT与IJTAG集成方法学，应用于X款量产芯片，测试功耗降低显著，获公司内部技术创新奖。
5.通过测试数据分析协助定位工艺问题，为X个产品项目的良率提升提供关键线索，潜在避免重大经济损失。
6.完成X个重要第三方IP的DFT集成与验证，确保芯片级测试完整性，未发生因IP测试问题导致的流片返工。
7.构建DFT自动化流程框架，产出X份技术文档，培养X名工程师具备独立执行能力，提升团队整体产出。
[项目经历]
项目名称：5nm高性能计算芯片DFT实现
担任角色：项目负责人
公司旗舰级通用GPU芯片项目，采用5nm先进工艺，集成度超XXX亿晶体管，包含数千个CPU/GPU核心与高速HBM接口。项目面临巨大DFT挑战：超大规模设计导致ATPG运行时间与向量数据量爆炸性增长；多时钟域与复杂低功耗架构使测试协议异常复杂；高速接口的测试精度要求极高，传统方法难以满足。项目目标是在可控的成本与时间内，实现高于XX%的制造缺陷覆盖率，并确保测试方案支持量产的高效率与高良率分析。
项目业绩：
1.成功交付完整DFT方案，芯片最终生产测试平均故障覆盖率达到X
X.X%，满足项目目标。
2.通过架构与流程优化，将ATPG总运行时间从预估的XXX小时缩短至XXX小时，向量数据体积压缩XX%，显著降低ATE存储与加载时间成本。
3.高速接口测试方案一次集成成功，相关测试模式在硅后验证中功能正确，支持了芯片与系统级的快速联调。
4.DFT验证环境提前发现X个可能流片的测试协议缺陷，规避了潜在的测试逃逸风险，保障了首硅质量。
5.项目建立的超大规模芯片DFT方法学成为公司后续先进工艺项目的标准参考流程。
[教育背景]
杭州电子科技大学
微电子科学与工程 | 本科
GPA X.XX/4.0 (专业前XX%)，主修数字集成电路设计、半导体物理与器件、VLSI测试技术等核心课程。熟练掌握Tessent/Modus/Genus等EDA工具链基础操作，课程设计项目为基于XXX工艺的RISC-V处理器核DFT插入与ATPG向量生成，独立完成从网表到测试协议生成的全流程，实现XX%的固定故障覆盖率，熟悉Linux操作环境与Perl/Tcl脚本编写。