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陈小湾
求职意向
工作经历
XXX集成电路有限公司是一家专注于高性能计算与AIoT芯片设计的公司，团队规模约XXX人，核心业务是面向数据中心与智能终端提供定制化SoC解决方案，已成功流片并量产X款芯片，服务超过XXX家行业客户。
工作概述：
1.架构设计：负责数字模块的微架构定义与方案评审，根据芯片功能与PPA目标进行RTL结构选型；组织设计评审会，分析不同方案的时序与面积开销；完成模块级Spec文档撰写，指导后续实现，通过架构优化将关键路径延迟降低XXX%。
2.模块实现：主导核心IP如DDR控制器、高速接口模块的RTL编码；严格遵循公司编码规范，使用脚本检查代码风格与时钟域交叉问题；完成模块级功能仿真与基本验证，确保首次集成通过率，将单模块平均设计周期缩短XXX天。
3.功能验证：与验证工程师协作制定模块验证计划，提供测试场景与检查点；协助搭建模块级UVM验证环境，并参与测试用例的调试；分析覆盖率报告，补充定向测试，推动模块功能覆盖率在集成前达到XXX%。
4.性能分析：使用仿真与静态时序分析工具评估模块功耗与时序；编写功耗感知的RTL代码，插入门控时钟以降低动态功耗；通过多轮时序迭代优化关键路径，确保模块在目标频率下时序收敛，模块级功耗较上一代降低XXX%。
5.流程优化：针对设计中反复出现的问题，编写自动化脚本用于代码质量检查与常用功能生成；建立模块设计自查清单，减少低级错误；将脚本推广至团队使用，使团队平均代码review时间减少XXX%。
6.技术培训：为新入职工程师提供数字设计流程与工具培训；整理内部技术文档与常见问题解答；带领X名初级工程师完成模块设计任务，使其具备独立开发能力。
工作业绩：
1.主导完成X个关键数字模块的架构设计与RTL实现，全部一次集成成功，支撑公司主力芯片按时流片。
2.负责模块的功能验证协作，推动平均模块验证周期缩短XXX%，提前识别并修复XXX个潜在设计缺陷。
3.通过性能优化，使负责模块在满足时序要求的前提下，面积优化XXX%，功耗达到设计目标。
4.开发的X个自动化脚本被团队采纳为标准流程，提升团队整体设计效率约XXX%。
5.完成对X名新员工的培训与指导，缩短其项目上手时间XXX%。
主动离职，希望有更多的工作挑战和涨薪机会。
项目经历
公司第二代面向数据中心的高性能AI推理SoC项目，芯片采用XXnm工艺，集成自研NPU、多核CPU及高速SerDes。项目需在XXX个月内完成从架构到RTL冻结，面临高带宽内存访问效率低下、多时钟域设计复杂以及严苛的功耗预算挑战，目标支持主流AI框架，峰值算力达XXX TOPS。
项目职责：
1.功能开发：负责NPU与DDR控制器之间的数据调度引擎RTL设计，采用多级流水与乱序执行架构提升带宽利用率；完成RTL编码与模块级仿真，确保功能正确。
2.验证环境：协同验证团队搭建数据通路UVM验证环境，定义接口监控与断言；编写复杂场景的测试向量，验证高并发数据传输的正确性与效率。
3.时序收敛：对调度引擎进行多轮综合与静态时序分析，识别关键路径；通过重构逻辑结构、插入流水寄存器等方法优化时序，确保模块在目标高频下签核。
4.协同流程：参与芯片顶层集成，解决模块接口时序与功能问题；编写集成文档与交付清单，保障设计数据按时高质量交付后端团队。
项目业绩：
1.数据调度引擎设计使NPU访问DDR的有效带宽提升至XXX%，满足了峰值算力对数据供给的需求。
2.模块功能覆盖率在集成前达到XXX%，首次投片后相关功能无重大bug。
3.通过精准的时序优化，模块最高工作频率超过目标频率XXX%，为芯片整体性能留出余量。
4.项目按时完成RTL冻结并成功流片，芯片量产良率达到XXX%，获得客户认可。
教育背景
GPA X.XX/X.X（专业前XX%），主修数字电路设计、微机原理与系统、集成电路设计等核心课程，熟练掌握Verilog HDL硬件描述语言与数字电路EDA工具。参与基于FPGA的图像处理系统课程设计，负责图像采集模块的Verilog编码与仿真测试，实现实时视频流采集。熟悉Linux开发环境与Perl/Python脚本编写。
自我评价
培训经历
系统学习了UVM验证方法学，并将先进的验证组件构建与寄存器模型应用方法引入实际项目。在AI芯片项目中，借鉴所学改进了模块验证环境架构，提升了测试用例的复用性与自动化程度，模块级验证环境搭建效率提高约XXX%。
中级数字前端设计师简约简历模板
341人使用适用人群: #数字前端设计师 #中级[3-5年]
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[基本信息]
姓名：陈小湾
性别：男
年龄：26
学历：本科
婚姻：未婚
年限：4年
面貌：党员
邮箱：xiaowan@gangwan.com
电话：18600001654
[求职意向]
工作性质：全职
应聘职位：数字前端设计师
期望城市：北京
期望薪资：8000-10000
求职状态：离职-随时到岗
[工作经历]
北京XX科技有限公司 | 数字前端设计师
2024-09 - 2025-12
XXX集成电路有限公司是一家专注于高性能计算与AIoT芯片设计的公司，团队规模约XXX人，核心业务是面向数据中心与智能终端提供定制化SoC解决方案，已成功流片并量产X款芯片，服务超过XXX家行业客户。
工作概述：
1.架构设计：负责数字模块的微架构定义与方案评审，根据芯片功能与PPA目标进行RTL结构选型；组织设计评审会，分析不同方案的时序与面积开销；完成模块级Spec文档撰写，指导后续实现，通过架构优化将关键路径延迟降低XXX%。
2.模块实现：主导核心IP如DDR控制器、高速接口模块的RTL编码；严格遵循公司编码规范，使用脚本检查代码风格与时钟域交叉问题；完成模块级功能仿真与基本验证，确保首次集成通过率，将单模块平均设计周期缩短XXX天。
3.功能验证：与验证工程师协作制定模块验证计划，提供测试场景与检查点；协助搭建模块级UVM验证环境，并参与测试用例的调试；分析覆盖率报告，补充定向测试，推动模块功能覆盖率在集成前达到XXX%。
4.性能分析：使用仿真与静态时序分析工具评估模块功耗与时序；编写功耗感知的RTL代码，插入门控时钟以降低动态功耗；通过多轮时序迭代优化关键路径，确保模块在目标频率下时序收敛，模块级功耗较上一代降低XXX%。
5.流程优化：针对设计中反复出现的问题，编写自动化脚本用于代码质量检查与常用功能生成；建立模块设计自查清单，减少低级错误；将脚本推广至团队使用，使团队平均代码review时间减少XXX%。
6.技术培训：为新入职工程师提供数字设计流程与工具培训；整理内部技术文档与常见问题解答；带领X名初级工程师完成模块设计任务，使其具备独立开发能力。
工作业绩：
1.主导完成X个关键数字模块的架构设计与RTL实现，全部一次集成成功，支撑公司主力芯片按时流片。
2.负责模块的功能验证协作，推动平均模块验证周期缩短XXX%，提前识别并修复XXX个潜在设计缺陷。
3.通过性能优化，使负责模块在满足时序要求的前提下，面积优化XXX%，功耗达到设计目标。
4.开发的X个自动化脚本被团队采纳为标准流程，提升团队整体设计效率约XXX%。
5.完成对X名新员工的培训与指导，缩短其项目上手时间XXX%。
[项目经历]
项目名称：云端AI推理芯片数字前端设计
担任角色：项目负责人
公司第二代面向数据中心的高性能AI推理SoC项目，芯片采用XXnm工艺，集成自研NPU、多核CPU及高速SerDes。项目需在XXX个月内完成从架构到RTL冻结，面临高带宽内存访问效率低下、多时钟域设计复杂以及严苛的功耗预算挑战，目标支持主流AI框架，峰值算力达XXX TOPS。
项目业绩：
1.数据调度引擎设计使NPU访问DDR的有效带宽提升至XXX%，满足了峰值算力对数据供给的需求。
2.模块功能覆盖率在集成前达到XXX%，首次投片后相关功能无重大bug。
3.通过精准的时序优化，模块最高工作频率超过目标频率XXX%，为芯片整体性能留出余量。
4.项目按时完成RTL冻结并成功流片，芯片量产良率达到XXX%，获得客户认可。
[教育背景]
杭州电子科技大学
电子科学与技术 | 本科
GPA X.XX/X.X（专业前XX%），主修数字电路设计、微机原理与系统、集成电路设计等核心课程，熟练掌握Verilog HDL硬件描述语言与数字电路EDA工具。参与基于FPGA的图像处理系统课程设计，负责图像采集模块的Verilog编码与仿真测试，实现实时视频流采集。熟悉Linux开发环境与Perl/Python脚本编写。