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陈小湾
求职意向
工作经历
XXX芯片是一家专注于高性能计算芯片设计的公司，团队规模约XXX人，核心业务是面向数据中心和人工智能领域提供ASIC设计服务与解决方案，已完成多款XXnm制程芯片的流片与量产，与多家国内头部算力厂商建立了合作关系。
工作概述：
1.物理设计实现：依据模块规格和时序约束，使用数字后端工具完成从门级网表到初步布局的物理实现；通过调整布局密度与单元摆放策略，优化线长与拥堵，在满足时序要求的同时将模块面积利用率提升至XXX%。
2.时钟树综合：负责模块级时钟树的设计与综合，分析时钟路径的延迟与偏移；应用时钟门控技术与缓冲器插入策略，将关键模块的时钟偏差从初始的XXX ps降低到XXX ps以内，并控制了时钟网络功耗占比。
3.版图设计：参与模块单元布局与电源地网络的规划，手动调整标准单元与宏模块的摆放以规避布线拥堵区域；配合完成电源网络分析，通过增加电源条带和优化电源环结构，将模块的IR Drop峰值降低了XXX mV。
4.签核验证：协助工程师进行布局后静态时序分析和形式验证，使用相关工具检查建立时间和保持时间违例；整理并初步分析违例报告，标记出关键路径供工程师参考，支持将时序违例数量减少了XXX个。
工作业绩：
1.独立负责完成X个中等规模模块的物理实现与初步优化，所有模块均达到交付给集成工程师的预定时序目标。
2.参与X个模块的时钟树综合工作，将平均时钟偏差控制在目标值内，支撑了模块级时序收敛。
3.协助优化版图设计，所支持模块未出现严重的布线拥堵与DRC违反，电源网络稳定性满足要求。
4.处理并整理超过XXX条时序路径的签核报告，提高了团队分析时序违例的效率。
主动离职，希望有更多的工作挑战和涨薪机会。
项目经历
公司为某客户定制的边缘侧AI推理芯片项目，需要在严格的面积与功耗预算下实现目标频率。项目采用XXnm工艺，初始综合后模块时序紧张，存在XXX条建立时间违例路径，且功耗预算较紧张。项目目标是在XXX MHz频率下完成模块物理设计，同时将动态功耗降低XXX%。
项目职责：
1.布局规划：协助进行模块的布局规划，定义电源域与宏模块摆放区域；分析初始布局的拥堵图，提出调整单元行高度与通道宽度的建议，将局部布线拥堵降低了XXX%。
2.功耗优化：在物理实现阶段应用多阈值电压单元替换策略，在关键路径使用低阈值单元，在非关键路径使用高阈值单元；参与静态功耗分析，识别并替换了XXX个高泄露单元。
3.时序收敛支持：在工程师指导下，对部分违例路径进行增量优化，包括调整单元尺寸、插入缓冲器、修改布局约束等操作，协助修复了约XXX条建立时间违例。
4.设计检查：运行基本的DRC和LVS检查脚本，协助检查天线效应违反并添加二极管进行修复；整理物理验证的错误报告，将常见错误分类汇总，提高了检查效率。
项目业绩：
1.负责的子模块在签核阶段达到XXX MHz频率目标，时序违例全部清零，面积利用率达到XXX%。
2.通过应用低功耗设计技术，所参与模块的动态功耗相比初始设计降低了约XXX%，静态功耗也有明显下降。
3.项目最终成功流片，芯片测试结果显示功能与性能均符合设计预期，获得了客户认可。
教育背景
GPA X.XX/X.X（专业前XX%），主修数字集成电路设计、半导体物理、硬件描述语言等核心课程。参与基于Verilog的RISC-V处理器课程设计，负责执行单元的综合与静态时序分析，使用Design Compiler在XXX MHz约束下达成时序闭合。熟悉数字后端流程及Tcl脚本编写，掌握Linux基础操作。
自我评价
培训经历
系统学习了数字集成电路前端至后端的设计方法与流程，重点掌握了物理设计中的布局布线、时序收敛及功耗分析关键技术。将认证所学应用于实习期间的AI芯片模块设计中，通过优化布局策略与时钟树结构，协助将模块时序达成率提升至XXX%，并为低功耗优化方案提供了有效支持。
在校生数字后端工程师严谨简历模板
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[基本信息]
姓名：陈小湾
性别：男
年龄：26
学历：本科
婚姻：未婚
年限：4年
面貌：党员
邮箱：xiaowan@gangwan.com
电话：18600001654
[求职意向]
工作性质：全职
应聘职位：数字后端工程师
期望城市：北京
期望薪资：8000-10000
求职状态：离职-随时到岗
[工作经历]
北京XX科技有限公司 | 数字后端工程师
2024-09 - 2025-12
XXX芯片是一家专注于高性能计算芯片设计的公司，团队规模约XXX人，核心业务是面向数据中心和人工智能领域提供ASIC设计服务与解决方案，已完成多款XXnm制程芯片的流片与量产，与多家国内头部算力厂商建立了合作关系。
工作概述：
1.物理设计实现：依据模块规格和时序约束，使用数字后端工具完成从门级网表到初步布局的物理实现；通过调整布局密度与单元摆放策略，优化线长与拥堵，在满足时序要求的同时将模块面积利用率提升至XXX%。
2.时钟树综合：负责模块级时钟树的设计与综合，分析时钟路径的延迟与偏移；应用时钟门控技术与缓冲器插入策略，将关键模块的时钟偏差从初始的XXX ps降低到XXX ps以内，并控制了时钟网络功耗占比。
3.版图设计：参与模块单元布局与电源地网络的规划，手动调整标准单元与宏模块的摆放以规避布线拥堵区域；配合完成电源网络分析，通过增加电源条带和优化电源环结构，将模块的IR Drop峰值降低了XXX mV。
4.签核验证：协助工程师进行布局后静态时序分析和形式验证，使用相关工具检查建立时间和保持时间违例；整理并初步分析违例报告，标记出关键路径供工程师参考，支持将时序违例数量减少了XXX个。
工作业绩：
1.独立负责完成X个中等规模模块的物理实现与初步优化，所有模块均达到交付给集成工程师的预定时序目标。
2.参与X个模块的时钟树综合工作，将平均时钟偏差控制在目标值内，支撑了模块级时序收敛。
3.协助优化版图设计，所支持模块未出现严重的布线拥堵与DRC违反，电源网络稳定性满足要求。
4.处理并整理超过XXX条时序路径的签核报告，提高了团队分析时序违例的效率。
[项目经历]
项目名称：基于XXnm工艺的低功耗AI推理芯片后端设计
担任角色：项目负责人
公司为某客户定制的边缘侧AI推理芯片项目，需要在严格的面积与功耗预算下实现目标频率。项目采用XXnm工艺，初始综合后模块时序紧张，存在XXX条建立时间违例路径，且功耗预算较紧张。项目目标是在XXX MHz频率下完成模块物理设计，同时将动态功耗降低XXX%。
项目业绩：
1.负责的子模块在签核阶段达到XXX MHz频率目标，时序违例全部清零，面积利用率达到XXX%。
2.通过应用低功耗设计技术，所参与模块的动态功耗相比初始设计降低了约XXX%，静态功耗也有明显下降。
3.项目最终成功流片，芯片测试结果显示功能与性能均符合设计预期，获得了客户认可。
[教育背景]
杭州电子科技大学
微电子科学与工程 | 本科
GPA X.XX/X.X（专业前XX%），主修数字集成电路设计、半导体物理、硬件描述语言等核心课程。参与基于Verilog的RISC-V处理器课程设计，负责执行单元的综合与静态时序分析，使用Design Compiler在XXX MHz约束下达成时序闭合。熟悉数字后端流程及Tcl脚本编写，掌握Linux基础操作。