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陈小湾
求职意向
工作经历
XXX半导体是一家专注于先进工艺节点芯片设计的Fabless公司，团队规模约XXX人，核心业务为面向消费电子与通信领域的ASIC/SOC设计服务，已成功流片超过XXX颗芯片，与多家国内外一线设计公司及代工厂建立长期合作关系。
工作概述：
1.物理实现：负责从Netlist到GDSII的全流程物理实现，根据芯片规格与PPA目标制定实施策略；主导布局规划，完成宏模块摆放与电源网络设计，通过优化标准单元布局与绕线策略，在XXX项目中将芯片面积利用率提升至XXX%，并满足时钟频率目标。
2.静态时序分析：建立并维护芯片signoff阶段的时序分析环境，覆盖多种工艺角与工作模式；分析关键路径时序违例，提出并实施优化方案，包括尺寸调整、缓冲器插入与逻辑重组，将最差负时序余量从-XXXps修复至正余量，保障芯片在高温低压 corner 下功能正常。
3.功耗优化：针对芯片动态与静态功耗进行优化，实施多电压域设计与电源门控方案；运用时钟门控技术，在RTL与物理实现阶段插入门控单元，分析功耗报告并迭代优化，最终使芯片在典型工作场景下的动态功耗降低XXX%。
4.设计签核：主导物理验证与签核流程，包括DRC、LVS、ERC以及信号完整性检查；与版图工程师及Foundry厂协同解决验证中发现的违规问题，通过优化绕线间距与添加屏蔽层等手段，将天线效应等高风险违规数量清零，确保芯片首次流片即通过所有物理验证。
5.低功耗设计：应用UPF流程实现芯片的低功耗架构，定义并验证电源状态与电源域隔离策略；负责功耗意图的实现与验证，确保电源开关、隔离单元和保持寄存器的正确插入与功能，使得芯片待机功耗达到规格要求的XXXuW以下。
6.物理验证：搭建和维护基于Calibre的物理验证流程与脚本；处理大规模芯片验证中的数据管理与运行效率问题，通过分布式计算与任务分片，将单次全芯片LVS检查时间从XXX小时缩短至XXX小时。
7.技术规划：参与评估与导入新一代物理实现与签核工具；针对XXXnm以下工艺的挑战，如功耗完整性与先进封装，进行技术预研并输出可行性报告，为团队选定工具版本与实施方案提供决策依据，推动团队流程效率提升XXX%。
工作业绩：
1.主导并成功交付X颗基于XXXnm/XXXnm工艺的芯片物理实现，芯片面积与功耗均达成设计目标，所有芯片均一次流片成功。
2.通过时序与功耗优化，在多个项目中帮助芯片最高工作频率提升XXX%，同时动态功耗降低XXX%。
3.构建并标准化物理实现与签核流程，将项目平均后端实施周期缩短XXX%，设计迭代效率提升XXX%。
4.解决XXXnm工艺下显著的信号完整性与天线效应难题，相关解决方案成为部门设计规则的一部分。
5.培养与指导X名初级后端工程师，使其能够独立负责模块级物理实现任务。
主动离职，希望有更多的工作挑战和涨薪机会。
项目经历
公司面向智能视觉设备的核心SOC芯片项目，芯片集成多核CPU、专用ISP及视频编码模块，采用28nm HPC+工艺，设计规模达XXX万门。项目面临高时钟频率（XXXMHz）、多电压域复杂功耗管理以及有限布局面积的挑战，同时需满足严苛的上市时间要求。
项目职责：
1.布局规划与电源设计：负责顶层芯片的布局规划与电源网络架构设计，平衡模块布线拥塞、时序与IR Drop目标；采用层次化设计方法划分模块区域，设计均匀的电源网格，确保在芯片最活跃模式下电源压降低于XXXmV。
2.时钟树综合与优化：主导全芯片时钟树综合，制定时钟树结构、缓冲器类型与目标偏移规则；通过调整时钟路径的驱动与负载，优化时钟延迟与偏差，最终时钟偏差控制在XXXps以内，满足高频模块时序要求。
3.物理实现与时序收敛：使用Innovus工具进行从布局、布线到时序收敛的全流程实施；重点处理CPU核心与高速接口的时序路径，运用多轮布局优化与关键路径定制化布线策略，实现设计规则与时序的同步收敛。
4.功耗完整性与签核：分析并优化芯片的功耗完整性，解决由同时开关输出引起的电源噪声问题；负责最终的物理验证（DRC/LVS）与信号完整性签核，确保芯片符合代工厂的可靠性设计规则。
项目业绩：
1.芯片物理设计一次成功，面积达成率XXX%，最终芯片尺寸为XXXmm2，较初始估算节约XXX%。
2.芯片最高工作频率达到XXXMHz，超出规格要求XXX%，所有工作模式下的时序均实现正余量闭合。
3.通过精细的功耗管理设计，芯片典型工作功耗降低XXX%，待机功耗低于XXXmW，满足目标设备的续航要求。
4.项目后端设计周期为XXX个月，比公司同类项目历史平均周期缩短XXX%，保障芯片按计划流片。
教育背景
GPA X.XX/X.X（专业前XX%），主修数字集成电路设计、半导体物理与器件等核心课程，熟练掌握Verilog HDL数字电路设计。课程设计完成一个基于SMIC XXXnm工艺的8位RISC CPU后端物理实现，负责从综合后网表到GDSII的完整流程，实现频率XXXMHz，并通过LVS/DRC验证。
自我评价
培训经历
系统掌握了Synopsys ICC2工具在先进工艺下的物理实现全流程高级应用，包括低功耗设计实现、多角多模时序分析与优化、以及大规模设计的分层规划方法。将此认证知识应用于多个量产项目，通过优化工具脚本与流程参数，将绕线后时序修复迭代次数减少XXX%，工具运行效率提升XXX%。
高级数字后端工程师清晰简历模板
306人使用适用人群: #数字后端工程师 #高级[5-10年]
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[基本信息]
姓名：陈小湾
性别：男
年龄：26
学历：本科
婚姻：未婚
年限：4年
面貌：党员
邮箱：xiaowan@gangwan.com
电话：18600001654
[求职意向]
工作性质：全职
应聘职位：数字后端工程师
期望城市：北京
期望薪资：8000-10000
求职状态：离职-随时到岗
[工作经历]
北京XX科技有限公司 | 数字后端工程师
2024-09 - 2025-12
XXX半导体是一家专注于先进工艺节点芯片设计的Fabless公司，团队规模约XXX人，核心业务为面向消费电子与通信领域的ASIC/SOC设计服务，已成功流片超过XXX颗芯片，与多家国内外一线设计公司及代工厂建立长期合作关系。
工作概述：
1.物理实现：负责从Netlist到GDSII的全流程物理实现，根据芯片规格与PPA目标制定实施策略；主导布局规划，完成宏模块摆放与电源网络设计，通过优化标准单元布局与绕线策略，在XXX项目中将芯片面积利用率提升至XXX%，并满足时钟频率目标。
2.静态时序分析：建立并维护芯片signoff阶段的时序分析环境，覆盖多种工艺角与工作模式；分析关键路径时序违例，提出并实施优化方案，包括尺寸调整、缓冲器插入与逻辑重组，将最差负时序余量从-XXXps修复至正余量，保障芯片在高温低压 corner 下功能正常。
3.功耗优化：针对芯片动态与静态功耗进行优化，实施多电压域设计与电源门控方案；运用时钟门控技术，在RTL与物理实现阶段插入门控单元，分析功耗报告并迭代优化，最终使芯片在典型工作场景下的动态功耗降低XXX%。
4.设计签核：主导物理验证与签核流程，包括DRC、LVS、ERC以及信号完整性检查；与版图工程师及Foundry厂协同解决验证中发现的违规问题，通过优化绕线间距与添加屏蔽层等手段，将天线效应等高风险违规数量清零，确保芯片首次流片即通过所有物理验证。
5.低功耗设计：应用UPF流程实现芯片的低功耗架构，定义并验证电源状态与电源域隔离策略；负责功耗意图的实现与验证，确保电源开关、隔离单元和保持寄存器的正确插入与功能，使得芯片待机功耗达到规格要求的XXXuW以下。
6.物理验证：搭建和维护基于Calibre的物理验证流程与脚本；处理大规模芯片验证中的数据管理与运行效率问题，通过分布式计算与任务分片，将单次全芯片LVS检查时间从XXX小时缩短至XXX小时。
7.技术规划：参与评估与导入新一代物理实现与签核工具；针对XXXnm以下工艺的挑战，如功耗完整性与先进封装，进行技术预研并输出可行性报告，为团队选定工具版本与实施方案提供决策依据，推动团队流程效率提升XXX%。
工作业绩：
1.主导并成功交付X颗基于XXXnm/XXXnm工艺的芯片物理实现，芯片面积与功耗均达成设计目标，所有芯片均一次流片成功。
2.通过时序与功耗优化，在多个项目中帮助芯片最高工作频率提升XXX%，同时动态功耗降低XXX%。
3.构建并标准化物理实现与签核流程，将项目平均后端实施周期缩短XXX%，设计迭代效率提升XXX%。
4.解决XXXnm工艺下显著的信号完整性与天线效应难题，相关解决方案成为部门设计规则的一部分。
5.培养与指导X名初级后端工程师，使其能够独立负责模块级物理实现任务。
[项目经历]
项目名称：28纳米多媒体处理芯片后端设计
担任角色：项目负责人
公司面向智能视觉设备的核心SOC芯片项目，芯片集成多核CPU、专用ISP及视频编码模块，采用28nm HPC+工艺，设计规模达XXX万门。项目面临高时钟频率（XXXMHz）、多电压域复杂功耗管理以及有限布局面积的挑战，同时需满足严苛的上市时间要求。
项目业绩：
1.芯片物理设计一次成功，面积达成率XXX%，最终芯片尺寸为XXXmm2，较初始估算节约XXX%。
2.芯片最高工作频率达到XXXMHz，超出规格要求XXX%，所有工作模式下的时序均实现正余量闭合。
3.通过精细的功耗管理设计，芯片典型工作功耗降低XXX%，待机功耗低于XXXmW，满足目标设备的续航要求。
4.项目后端设计周期为XXX个月，比公司同类项目历史平均周期缩短XXX%，保障芯片按计划流片。
[教育背景]
合肥工业大学
微电子科学与工程 | 本科
GPA X.XX/X.X（专业前XX%），主修数字集成电路设计、半导体物理与器件等核心课程，熟练掌握Verilog HDL数字电路设计。课程设计完成一个基于SMIC XXXnm工艺的8位RISC CPU后端物理实现，负责从综合后网表到GDSII的完整流程，实现频率XXXMHz，并通过LVS/DRC验证。