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陈小湾
求职意向
工作经历
XXX半导体是一家专注于高性能计算与通信芯片设计的Fabless公司，团队规模约XXX人，核心产品为5G基带芯片与AI加速芯片，采用先进工艺节点，服务于多家主流通信设备与云服务厂商，已完成B轮融资。
工作概述：
1.物理设计：负责从RTL到GDSII的后端实现流程，分析RTL代码结构制定模块级实现策略；完成大规模数字模块的布局规划与电源网络设计，主导时钟树综合与优化，平衡功耗、面积与时序目标；通过调整布局与增量优化，解决布线拥塞问题，达成模块频率XXX MHz的设计目标。
2.功耗分析：为满足芯片低功耗指标，运用UPF流程进行多电压域设计；实施时钟门控与操作数隔离等功耗优化手段，完成动态与静态功耗的仿真分析；协同设计前团队调整架构，实现模块级功耗相比上代产品降低XXX%。
3.时序优化：针对先进工艺下的大规模设计，建立并维护模块级时序约束；使用专业工具进行静态时序分析，定位关键路径时序违例；通过调整单元尺寸、优化布线及替换高驱动单元等方法修复时序，保障模块在典型与极端条件下均满足时序收敛要求，将关键路径建立时间余量提升XXX ps。
4.物理验证：执行芯片版图的DRC与LVS检查，分析工具报出的数千条规则违反；根据设计规则手册定位问题根源，提出修改方案并协同版图工程师完成修复；建立物理验证运行与结果检查的自动化脚本，将单次验证周期从XXX小时缩短至XXX小时。
5.流程优化：针对项目周期紧张的问题，梳理后端实现各环节的手动操作点；开发Tcl/Python脚本自动化处理网表转换、数据准备与结果检查等重复性任务；编写操作指南并培训团队成员，提升整体任务交付效率约XXX%。
6.团队协作：与前端设计、DFT及封装团队进行日常技术对接，明确接口要求与交付标准；主持模块级设计评审会议，记录并跟踪后续行动项；负责向项目负责人定期汇报模块进度与风险，保障跨团队信息同步，确保负责模块均按计划节点交付。
工作业绩：
1.独立负责并完成X颗中大规模芯片中核心模块（如CPU子系统/高速接口）的后端物理实现，设计频率均达到或超过指标。
2.主导的功耗优化方案应用于XX纳米工艺芯片，模块待机功耗降低XXX%，助力芯片通过客户低功耗认证。
3.在XXX万门级模块上成功修复XXX条关键路径时序违例，保障芯片流片前全模块时序收敛。
4.开发的自动化脚本覆盖后端流程中XX个环节，平均单人日处理任务量提升XXX%。
5.负责的模块物理验证通过率从首次的XX%提升至最终流片的100%，实现零DRC/LVS violation交付。
6.作为技术骨干支持X个流片项目，均实现一次性流片成功，芯片功能与性能达标。
主动离职，希望有更多的工作挑战和涨薪机会。
项目经历
公司首颗基于XX纳米工艺的5G基带芯片研发项目，芯片集成多核DSP、高速SerDes及射频接口等复杂模块，设计规模超XXX万门。项目面临高频（目标主频XXX MHz）、低功耗（功耗预算较前代降低XX%）及紧凑周期（后端实现周期仅XXX个月）的多重挑战，顶层集成阶段出现严重的时序与布线拥塞问题，直接影响流片时间。
项目职责：
1.模块实现：负责芯片中核心编解码模块的后端全流程实现，包括布局规划、电源规划、时钟树综合、布线及物理验证。
2.功耗管理：实施该模块的多电压域设计与电源关断策略，完成功耗网格的签核分析。
3.时序收敛：主导模块级时序约束开发与静态时序分析，采用分层优化策略修复建立时间和保持时间违例。
4.物理验证：确保模块DRC/LVS完全清洁，并协助顶层集成团队解决接口处的物理验证问题。
5.流程支持：编写并维护模块实现环节的自动化脚本与检查清单，提升团队协作效率。
项目业绩：
1.负责的编解码模块在XX纳米工艺下达成XXX MHz的工作频率，并满足严格的功耗预算，功耗降低XXX%。
2.模块时序一次性收敛，未成为顶层集成的关键路径瓶颈，保障项目后端时间表。
3.通过严格的物理验证流程，模块及接口实现零DRC/LVS错误交付，支持芯片首次流片即实现基本功能验证。
4.项目开发的模块级实现流程与检查清单被后续X个同类项目复用，平均节省工时约XXX人日。
教育背景
GPA X.XX/X.X（专业前XX%），主修数字集成电路设计、半导体物理等核心课程，熟悉Linux操作环境与脚本编程。课程设计完成一个基于Verilog的RISC-V处理器核前端设计，并使用EDA工具进行逻辑综合与布局后仿真，验证功能正确性。掌握数字后端基本流程与Tcl脚本编写。
自我评价
培训经历
获得该业界主流EDA工具厂商的专业认证，系统深化了先进工艺下物理设计方法论。将认证所学的低功耗设计技术与时序优化策略应用于5G芯片项目，通过优化时钟门控方案与增量布局，在满足时序目标的同时实现了模块功耗的进一步降低，相关实践被收录入部门知识库。
中级数字后端工程师活泼简历模板
581人使用适用人群: #数字后端工程师 #中级[3-5年]
猜你想用
[基本信息]
姓名：陈小湾
性别：男
年龄：26
学历：本科
婚姻：未婚
年限：4年
面貌：党员
邮箱：xiaowan@gangwan.com
电话：18600001654
[求职意向]
工作性质：全职
应聘职位：数字后端工程师
期望城市：北京
期望薪资：8000-10000
求职状态：离职-随时到岗
[工作经历]
北京XX科技有限公司 | 数字后端工程师
2024-09 - 2025-12
XXX半导体是一家专注于高性能计算与通信芯片设计的Fabless公司，团队规模约XXX人，核心产品为5G基带芯片与AI加速芯片，采用先进工艺节点，服务于多家主流通信设备与云服务厂商，已完成B轮融资。
工作概述：
1.物理设计：负责从RTL到GDSII的后端实现流程，分析RTL代码结构制定模块级实现策略；完成大规模数字模块的布局规划与电源网络设计，主导时钟树综合与优化，平衡功耗、面积与时序目标；通过调整布局与增量优化，解决布线拥塞问题，达成模块频率XXX MHz的设计目标。
2.功耗分析：为满足芯片低功耗指标，运用UPF流程进行多电压域设计；实施时钟门控与操作数隔离等功耗优化手段，完成动态与静态功耗的仿真分析；协同设计前团队调整架构，实现模块级功耗相比上代产品降低XXX%。
3.时序优化：针对先进工艺下的大规模设计，建立并维护模块级时序约束；使用专业工具进行静态时序分析，定位关键路径时序违例；通过调整单元尺寸、优化布线及替换高驱动单元等方法修复时序，保障模块在典型与极端条件下均满足时序收敛要求，将关键路径建立时间余量提升XXX ps。
4.物理验证：执行芯片版图的DRC与LVS检查，分析工具报出的数千条规则违反；根据设计规则手册定位问题根源，提出修改方案并协同版图工程师完成修复；建立物理验证运行与结果检查的自动化脚本，将单次验证周期从XXX小时缩短至XXX小时。
5.流程优化：针对项目周期紧张的问题，梳理后端实现各环节的手动操作点；开发Tcl/Python脚本自动化处理网表转换、数据准备与结果检查等重复性任务；编写操作指南并培训团队成员，提升整体任务交付效率约XXX%。
6.团队协作：与前端设计、DFT及封装团队进行日常技术对接，明确接口要求与交付标准；主持模块级设计评审会议，记录并跟踪后续行动项；负责向项目负责人定期汇报模块进度与风险，保障跨团队信息同步，确保负责模块均按计划节点交付。
工作业绩：
1.独立负责并完成X颗中大规模芯片中核心模块（如CPU子系统/高速接口）的后端物理实现，设计频率均达到或超过指标。
2.主导的功耗优化方案应用于XX纳米工艺芯片，模块待机功耗降低XXX%，助力芯片通过客户低功耗认证。
3.在XXX万门级模块上成功修复XXX条关键路径时序违例，保障芯片流片前全模块时序收敛。
4.开发的自动化脚本覆盖后端流程中XX个环节，平均单人日处理任务量提升XXX%。
5.负责的模块物理验证通过率从首次的XX%提升至最终流片的100%，实现零DRC/LVS violation交付。
6.作为技术骨干支持X个流片项目，均实现一次性流片成功，芯片功能与性能达标。
[项目经历]
项目名称：5G通信基带芯片后端设计
担任角色：项目负责人
公司首颗基于XX纳米工艺的5G基带芯片研发项目，芯片集成多核DSP、高速SerDes及射频接口等复杂模块，设计规模超XXX万门。项目面临高频（目标主频XXX MHz）、低功耗（功耗预算较前代降低XX%）及紧凑周期（后端实现周期仅XXX个月）的多重挑战，顶层集成阶段出现严重的时序与布线拥塞问题，直接影响流片时间。
项目业绩：
1.负责的编解码模块在XX纳米工艺下达成XXX MHz的工作频率，并满足严格的功耗预算，功耗降低XXX%。
2.模块时序一次性收敛，未成为顶层集成的关键路径瓶颈，保障项目后端时间表。
3.通过严格的物理验证流程，模块及接口实现零DRC/LVS错误交付，支持芯片首次流片即实现基本功能验证。
4.项目开发的模块级实现流程与检查清单被后续X个同类项目复用，平均节省工时约XXX人日。
[教育背景]
西安电子科技大学
微电子学 | 本科
GPA X.XX/X.X（专业前XX%），主修数字集成电路设计、半导体物理等核心课程，熟悉Linux操作环境与脚本编程。课程设计完成一个基于Verilog的RISC-V处理器核前端设计，并使用EDA工具进行逻辑综合与布局后仿真，验证功能正确性。掌握数字后端基本流程与Tcl脚本编写。